时间同步：华为“韬（τ）定律”！算力竞争转向时间维度

近日，华为在ＩＳＣＡＳ２０２６国际电路与系统研讨会上正式发布“韬（τ）定律"，提出以“时间　（τ）　缩微"替代传统“几何缩微"，为全球半导体产业突破物理极限指明了全新方向。伴随　ＡＩ　算力产业蓬勃发展与半导体国产化进程全面提速，高精度时频技术迎来战略性市场机遇。

１、何为“韬（τ）定律"：从“空间缩微"到“时间缩微"

长期以来，全球半导体产业的演进始终遵循着一条单一的叙事逻辑：通过晶体管几何尺寸的持续微缩（７ｎｍ→５ｎｍ→３ｎｍ）实现芯片性能提升、功耗降低。

但随着ＡＩ大模型、超算集群、６Ｇ通信等新兴技术落地，全社会算力需求呈指数级爆发，传统制程微缩的性能增益已无法匹配高速增长的算力需求。与此同时，晶体管尺寸不断逼近微观物理极限，芯片设计难度陡增、流片与制造成本大幅飙升，摩尔定律正式迎来物理瓶颈与经济瓶颈双重约束，行业亟需全新的技术突破路径。

当物理尺寸无法持续缩小，计算性能该如何进阶？华为董事、半导体业务部总裁何庭波在大会上抛出核心产业命题，并以韬（τ）定律给出全新答案：“不能只看空间，也要看时间。　"韬（τ）定律的核心价值，是不再死磕“把晶体管做得更小"，而是转向“时间缩微"。核心逻辑只有一点：聚焦系统整体运行效率，从晶体管、基础电路、单颗芯片到数据中心全层级，优化信号响应、数据传输、指令同步与运算流程，让数据与信号、在整个系统中走得更短、更快、更高效。算力的提升，本质上就是降低信号通过系统所需的时间（ｔ）。

２、技术同频：赛思十余年演进路径与“韬（τ）定律"高度契合

在电路理论中，时间常数τ是评判电路响应速度、系统同步效率的核心指标，τ值越小，系统运行效率越高。十余年来，持续压缩时间常数、优化全链路时延，一直是赛思坚守的核心技术内核，与韬定律的底层逻辑高度同频。在韬（τ）定律的四层优化体系中，“时间同步"与“信号等待、数据传输、指令计算"并列，是贯穿全产业链的关键优化环节，这也是赛思的核心技术主场。

从时钟芯片与晶振的飞秒级抖动控制，到原子钟的纳秒级守时精度，再到全网纳秒级时钟同步系统，基于光纤的授时传输精度突破至皮秒级别。每一项技术迭代，本质上都是对时间常数τ的系统性压缩。目前赛思已构建起从“时间源—授时端—用时端—时频芯片"的全层级产品矩阵，全面适配产业“时间缩微"的升级需求。产品线涵盖时钟缓冲器、时钟发生器、晶振、铷原子钟、芯片原子钟、授时模块等核心时频器件，以及高精度时间同步服务器、时统设备、光纤频率级联设备等系统级产品及解决方案，与华为“韬（τ）定律"体系形成深度技术耦合。

３、赛思场景化解决方案，释放　“时间缩微"　价值

依托扎实的技术积累与产品矩阵，赛思将高精度时频技术深度落地各类核心场景，充分释放“时间缩微"的应用价值，助力各行各业提质增效。

在国家关键信息基础设施领域，赛思时钟同步解决方案已实现规模化落地：全面支撑国内５Ｇ时钟网络建设；为全国超７０％省级通信骨干网及特高压电力工程提供时钟同步产品与服务；顺利完成国铁骨干网及多个路局单北斗时钟系统升级改造等，以高可靠时频技术守护社会基础设施平稳运行。

在ＡＩ算力新兴赛道，赛思定制化方案精准适配多元场景：４４ｆｓ超低抖动晶振保障ＡＩ光模块高速传输；毫秒／微秒级蓝牙时码模块支撑机器人集群与传感器协同；大型ＡＩ算力中心一站式系统级时基保障方案，为万卡集群提供纳秒级时间基准。时间精度的每一次提升，都直接转化为算力效率的切实增长。